高速串行鏈路與DDR設(shè)計及案例分析高級培訓班

近幾年來隨著電路工藝技術(shù)的飛速發(fā)展使得其工作的速度越來越高、供電電壓不斷降低、設(shè)計周期越來越短、成本要求日益嚴苛以及新技術(shù)的層出不窮等給工程師帶來了越來越多的設(shè)計難題和挑戰(zhàn)。為此特分期組織召開“高速串行鏈路與DDR設(shè)計及案例分析高級培訓班”

● 培訓收益：
1、針對目前串行鏈路傳輸日益加快的趨勢和步伐，詳細講解高速串行鏈路的各個環(huán)節(jié)優(yōu)化設(shè)計以及仿真測試的方法，并介紹測試知識以及串行鏈路有源參數(shù)及調(diào)試等相關(guān)知識；2、針對DDR接口應(yīng)用詳細講解高速DDR設(shè)計需要的信號完整性和時序分析方法以及DDR在PCB中布局布線的注意事項；3、最后對各種仿真工具在產(chǎn)品設(shè)計中的應(yīng)用進行介紹和案例展示；4、希望通過此課程使開發(fā)人員了解仿真工具的功能和用途，在后續(xù)的產(chǎn)品研發(fā)中合理利用仿真工具規(guī)避風險，減人力少物料及時間的投入，增加產(chǎn)品研發(fā)成功的把握。

● 培訓內(nèi)容：（培訓內(nèi)容可能會根據(jù)大家要求有所增減）
（一）高速串行鏈路設(shè)計基本知識
一、802.3ap以及OIF標準幾種高速串行鏈路的幾種無源標準解讀
1.10G_KX4無源標準； 2.10G-KR標準； 3.11G-SR標準；
4.接口速率與系統(tǒng)設(shè)計的關(guān)系；5.高速鏈路設(shè)計的技術(shù)挑戰(zhàn)；
二、標準中涉及的基礎(chǔ)知識
1.為什么采用差分阻抗？緊耦合還是松耦合？
2.標準中提到的插損和回損的概念是什么？用什么來表征？
3.眼圖和誤碼率的關(guān)系是什么？如何評判系統(tǒng)的可行性？
（二）高速串行鏈路如何優(yōu)化得到更好的系統(tǒng)裕量
一、高速串行鏈路的無源優(yōu)化
1.高速鏈路由哪些環(huán)節(jié)組成？ 2.阻抗控制和S參數(shù)的關(guān)系；
3.三維場分析工具介紹； 4.三維建模實例演示；
5.串行鏈路各個環(huán)節(jié)分析； 6.無源性能的整體評估；
二、高速鏈路的有源仿真與測試
1. Hspice模型與AMI模型； 2.有源仿真實例講解；
3.均衡和預(yù)加重原理； 4.均衡預(yù)加重的參數(shù)調(diào)節(jié)實例
三、高速測試技術(shù)
1.如何測試差分阻抗？使用什么儀器？如何分析測試結(jié)果？
2.S參數(shù)如何獲得？什么因素影響我們獲得準確的S參數(shù)？
3.如何選擇合適的示波器？示波器的帶寬和探頭如何選擇？購買示波器需要評估的硬指標是什么？
4.如何進行抖動的分解？如何通過時域和頻域的方法來識別各類抖動？這些抖動對系統(tǒng)有什么影響?
5.高速系統(tǒng)的測試和綜合評估；
四、影響高速設(shè)計的因素
1.板材； 2.加工； 3.連接器評估； 4案例分析；
（三）高速DDR設(shè)計與案例分析
一、DDR DDRII DDRIII介紹
1.SRAM和DDR； 2.DDRII； 3.DDRIII； 4.DDR DDRII DDRIII之間的區(qū)別；
5.為什么相同的工作核心頻率DDRIII會更快？
二、DDR電路的基本概念
1.slot和rank的概念，你設(shè)計的系統(tǒng)是幾個slot幾個rank呢？
2.驅(qū)動模式以及ODT的選擇，ODT對信號質(zhì)量有什么影響？
3.讀寫操作在時序中對應(yīng)的是中心對齊還是邊沿對齊？
4.你的系統(tǒng)中用到的是UDIMM還是RDIMM？他們的區(qū)別是什么?
三、DDR 拓撲的選擇與信號完整性仿真
1. DDR信號分類；2.數(shù)據(jù)線ODT以及驅(qū)動方式的選擇；
3. T型拓撲以及菊花鏈拓撲；那個拓撲更好？
4. flytime的測量基準是什么？為什么要用flytime進行時序仿真？
四、時序仿真分析與實例
1.源同步與外同步； 2.時序計算各構(gòu)成要素解析；
3.結(jié)合芯片datasheet進行時序計算實例；4.DDRIII仿真面臨的挑戰(zhàn)；
5. DDRIII仿真需要注意的問題； 6.包含串擾信息的DDRIII仿真實例演示；
五、DDR在PCB中布局布線的注意事項
1.選擇fly-by拓撲結(jié)構(gòu)還是選擇T型拓撲； 2.DDR設(shè)計中的阻抗控制；
3.如何選擇合適的驅(qū)動方式和ODT數(shù)值？
4.系統(tǒng)中需要用到內(nèi)存條時該如何進行設(shè)計？ 5.DDR電路設(shè)計的一般準則
（四）仿真工具在產(chǎn)品開發(fā)中的綜合應(yīng)用
1.拓撲優(yōu)化和匹配策略對信號完整性的改善； 2.PI仿真及EMC的輻射發(fā)射輔助定位；
3.各仿真工具在高速鏈路設(shè)計中的綜合應(yīng)用； 4.時序仿真及DDR參數(shù)掃描；

● 師資團隊：
Timid Zheng 現(xiàn)任某企業(yè)高級電路設(shè)計專家主要從事電路設(shè)計與板級問題定位及調(diào)試，在SI、PI、DDR接口信號完整性及時序分析和高速串行鏈路設(shè)計仿真分析和測試有較多的經(jīng)驗；2008年前主要做PCB設(shè)計和改版，在高密度高難復雜板的設(shè)計方面積累了大量經(jīng)驗，獨立設(shè)計2萬pin以上的板子和5萬pin的PCB，在高速差分設(shè)計比如SAS、SATA、PCIE、USB、XUAI、10G-KR等方面有較豐富實戰(zhàn)設(shè)計，對于DDR、DDRII、DDRIII的電路設(shè)計和仿真有較多的經(jīng)驗；08至今一直在高速實驗室工作，主要工作內(nèi)容是高速信號測試以及信號完整性分析工作，在此期間積累了豐富的仿真測試經(jīng)驗以及在高速電路設(shè)計中實際問題解決經(jīng)驗，并領(lǐng)導公司的仿真和測試團隊。